Características Eléctricas de un JTAG (Joint Test Action Group)

Una interfaz JTAG es una formación especial de cuatro o cinco pines montados a un chip, formado de tal manera que varios chips puedan estar una sola tarjeta pero que cada uno pueda tener sus lineas JTAG conectadas en daisy chain (Es una sucesión de enlaces tal que un dispositivo A es conectado a un dispositivo B, el mismo dispositivo B a un dispositivo C, este dispositivo C a un dispositivo D, y así sucesivamente. puede usar en fuentes de potencia, señales analógicas, datos digitales, o en una combinación de éstas.), de manera tal que una sonda de pruebas JTAG necesita conectarse únicamente a un solo “puerto JTAG” para acceder a todos los chips en un circuito impreso. Los pines del conector son:

TDI (Entrada de Datos de Testeo)
TDO (Salida de Datos de Testeo)
TCK (Reloj de Testeo)
TMS (Selector de Modo de Testeo)
TRST (Reset de Testeo) es opcional
.

pines del puerto JTAG
pines del puerto JTAG

Ya que solo posee una sola línea de datos, el protocolo es  serial, como el Serial Peripheral Interface. La entrada de la señal de reloj es por el pin TCK(Reloj de Testeo). La configuración del dispositivo se ejecuta manipulando una máquina de estados de un bit empleando el pin TMS(Selector de Modo de Testeo). Un bit de información es cargado en TDI(Entrada de Datos de Testeo) y otro sacado en TDO (Salida de Datos de Testeo) por cada pulso de reloj de la señal TCK.

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Se pueden cargar diferentes instrucciones como leer el ID del chip, determinar y tener una muestra del valor de pines de entrada/salida, manejar pines de salida, alterar funciones del chip, o funciones de bypass que unen el pin TDI con TDO para lógicamente unir cadenas de varios chips (chips en cascada). La frecuencia de trabajo de la señal de reloj del pin TCK varía en función de cada chip, pero típicamente está en el rango de 10-100 MHz (10-100ns/bit).

Cuando se ejecuta el boundary scan en circuitos integrados, las señales alteradas están entre diferentes bloques y funcionales del chip, más que entre diferentes chips.

El pin TRST es una señal opcional bajo-activa utilizada para el receteo o reinicio de la prueba lógica (por lo general asíncrona, pero que a veces está sincronizada con el reloj, dependiendo del chip). Si no se dispone de dicho pin, la prueba lógica puede reiniciarse mediante una instrucción reset.

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3 Comments

  1. ¿De que forma se emplea el esquema daisy chain en los pines de JTAG? Pues en la imagen, los dispositivos se encuentran conectados a cada uno de los pines (TMS, TCK y TDI). No se ve la forma daisy chain “Device 1 con Device 2” y “Device 2 con Device 3” o ¿En que modo se asigna el esquema de Daisy chain?

    1. Ya que posee una sola línea de datos, el protocolo es necesariamente serial, como el Serial Peripheral Interface. La entrada de la señal de reloj es por el pin TCK. La configuración del dispositivo se realiza manipulando una máquina de estados de un bit empleando el pin TMS. Un bit de datos es cargado en TDI y otro sacado en TDO por cada pulso de reloj de la señal TCK. Se pueden cargar diferentes modo de instrucción como leer el ID del chip, muestrear el valor de pines de entrada/salida, manejar pines de salida, manipular funciones del chip, o funciones de bypass que unen el pin TDI con TDO para lógicamente unir cadenas de varios chips (chips en cascada). La frecuencia de trabajo de la señal de reloj del pin TCK varía en función de cada chip, pero típicamente está en el rango de 10-100 MHz (10-100ns/bit).

      Cuando se hace la operación de boundary scan en circuitos integrados, las señales manipuladas están entre diferentes bloques funcionales del chip, más que entre diferentes chips.

      El pin TRST es una señal opcional bajo-activa para reseteo o reinicio de la prueba lógica (por lo general asíncrona, pero que a veces está sincronizada con el reloj, dependiendo del chip). Si no se dispone de dicho pin, la prueba lógica puede reiniciarse mediante una instrucción reset.

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